Accélération matérielle pour le traitement de trafic sur FPGA - Université de Rennes Accéder directement au contenu
Communication Dans Un Congrès Année : 2013

Accélération matérielle pour le traitement de trafic sur FPGA

Résumé

Les débits augmentant en cœur de réseau comme dans l'accès, les algorithmes de traitement de trafic doivent fonctionner à des vitesses toujours plus élevées. Or il est souvent impossible de traiter des débits de l'ordre de 10 à 100 Gb/s sur des ordinateurs conventionnels. Les FPGAs sont des puces programmables à très bas niveau, particulièrement adaptées pour atteindre ce genre de vitesses. Au travers de deux applications courantes dans les réseaux : la classification et la génération de trafic, cet article montre la méthode de mise en place et l'intérêt de l'accélération matérielle pour le traitement de trafic.
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Origine : Fichiers produits par l'(les) auteur(s)
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Dates et versions

hal-00817038 , version 1 (23-04-2013)

Identifiants

  • HAL Id : hal-00817038 , version 1

Citer

Tristan Groleat, Sandrine Vaton, Matthieu Arzel. Accélération matérielle pour le traitement de trafic sur FPGA. 15èmes Rencontres Francophones sur les Aspects Algorithmiques des Télécommunications (AlgoTel), May 2013, Pornic, France. pp.1-4. ⟨hal-00817038⟩
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